【Verilog HDL】深入理解部分语法规则的本质,华为p6root_跨学科知识体系

【Verilog HDL】深入理解部分语法规则的本质,华为p6root

cpugpu芯片开发光刻机 2025-12-15 20:04:02 跨学科知识体系 3

文件名：【Verilog HDL】深入理解部分语法规则的本质,华为p6root 【Verilog HDL】深入理解部分语法规则的本质 1. 门级描述

统一规则：门类型 (输出，输入);

细化规则：

与/或门：多入一出门 (输出，输入1，输入2,……);缓冲门/非门：一入多出门 (输出1，输出2,……输出n，输入); 门级建模，先出后入，几出几入看类型 2. 系统任务display与monitor

统一规则：$指令 (p1,p2,p3……); 对于p1，p2……，可以是

变量：i0，i1，out信号名： I0，I1，OUT双引号括起来的字符串：见字符串使用规则例如：(“a = %d, b = %d”,A,B);

———————— 本文会随着学习进展陆续更新

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